Open CourseWare
Show page
Recent changes
Login
Recent Changes
The following pages were changed recently.
View changes of
Pages
Media files
Both pages and media files
2025/07/30 20:46
Lab 07 - Whatsapp End-to-end Encryption
–
dimitrie.valu
2025/07/30 14:41
Cursul 12 - Recapitulare
–
flavia.oprea
2025/07/30 14:40
Cursul 11 - Certificate. mTLS
–
flavia.oprea
2025/07/30 14:39
Cursul 10 - VPN
–
flavia.oprea
2025/07/30 14:37
Cursul 09 - Optimizarea Rutării 2
–
flavia.oprea
2025/07/30 14:37
Cursul 08 - Optimizarea Rutării 1
–
flavia.oprea
2025/07/30 14:36
Cursul 07 - ACL
–
flavia.oprea
2025/07/30 14:35
Cursul 06 - EIGRP
–
flavia.oprea
2025/07/30 14:35
Cursul 04 - OSPF single-area
–
flavia.oprea
2025/07/30 14:35
Cursul 05 - OSPF multi-area
–
flavia.oprea
2025/07/30 14:32
Cursul 03 - Tunelare. GRE. 6to4. IPsec
–
flavia.oprea
2025/07/30 14:30
Cursul 01 - Introducere. IPv4. IPv6
–
flavia.oprea
2025/07/30 14:30
Cursul 02 - Rutare Statică IPv6
–
flavia.oprea
2025/07/30 12:10
Cursul 00 - Regulament. Prezentarea echipei.
–
flavia.oprea
2025/07/30 11:46
Notare
– created
flavia.oprea
2025/07/30 11:39
Regulament
– created
flavia.oprea
2025/07/30 10:01
Regulament
– [Refacerea materiei]
flavia.oprea
2025/07/30 09:54
Informații generale PR
–
flavia.oprea
2025/07/30 09:52
Echipa PR
–
flavia.oprea
2025/07/29 18:08
Proiectarea Rețelelor
– [Anunțuri pentru PR 2025-2026]
flavia.oprea
Administrativ
Regulament
Echipa
Planificare
Ocupare laborator
Ghidul studentului
Laboratoare (ACS)
Laboratorul 0 - Recapitulare
Laboratorul 1 - Limbajul Verilog: Introducere
Laboratorul 2 - Limbajul Verilog: Circuite combinaționale
Laboratorul 3 - Circuite combinaționale - descrierea comportamentală
Laboratorul 4 - Limbajul Verilog: Circuite secvențiale - Partea I
Laboratorul 5 - Limbajul Verilog: Circuite secvențiale - Partea a II-a
Laboratorul 6 - Calculatorul Didactic: Arhitectura Calculatorului Didactic
Laboratorul 7 - Calculatorul Didactic: Unitatea Aritmetică-Logică
Laboratorul 8 - Calculatorul Didactic: Instrucțiuni cu un operand
Laboratorul 9 - Calculatorul Didactic: Instrucțiuni cu doi operanzi
Laboratorul 10 - Calculatorul Didactic: Adresarea indirecta
Laboratoare (IE)
Lab 0 (IE) - Verilog. The Basics.
Lab 1 (IE) - Combinational Circuits. Behavior level.
Lab 2 (IE) - Sequential Circuits. The register
Lab 3 (IE) - FSMs. Module hierarchy and connections.
Lab 4 (IE) - MARIE. The architecture.
Lab 5 (IE) - MARIE. Arithmetic instructions.
Lab 6 (IE) - MARIE. Jump instructions.
Lab 7 (IE) - MARIE. NotYetAvailable|x2.
Lab project - Floating point multiplication automata
Course project 1 - MARIE. Extend ISA set
Course project 2 - MARIE. MinMax Swap
Teme
Tema 0 - Familiarizare cu vmchecker
Tema 1 - Prelucrarea imaginilor
Tutoriale
Instalarea Xilinx ISE WebPACK
Crearea unui proiect în Xilinx ISE
Simularea unui modul în Xilinx ISE
Debugging folosind Xilinx ISE
Asignarea pinilor de IO în Xilinx ISE
Programarea FPGA-ului folosind Xilinx ISE
Utilizarea vmchecker
Resurse
Verilog Quick Reference Card
Spartan 3E Starer Board User Guide
Arhitectura calculatorului didactic
Cheat-sheet calculator didactic
ac-is.txt · Last modified: 2023/12/08 23:09 by alexandru.predescu
Show page
Old revisions
Media Manager
Back to top
