Open CourseWare
Show page
Recent changes
Login
Recent Changes
The following pages were changed recently.
View changes of
Pages
Media files
Both pages and media files
2026/04/13 11:01
Proiect - InkTime
– [Upload:]
dan.tudose
2026/04/10 17:27
Laboratorul 1 - Introducere în clusterul HPC al UPB
– [Comenzi uzuale SLURM]
tudor.calafeteanu
2026/04/09 17:44
Tema 1
– [Tema 1]
emil.slusanschi
2026/04/08 20:00
Lecture 06 - Comparing Systems
–
emilian.radoi
2026/04/08 18:28
Cursuri CB
–
andrei.olaru
2026/04/08 18:28
pp:26:cursuri:andrei:pp-07-racket-folds.rkt
– created
andrei.olaru
2026/04/08 18:28
pp:26:cursuri:andrei:pp-07-racket-effciency.rkt
– created
andrei.olaru
2026/04/08 15:02
Planificare laboratoare
–
alexandru.predescu
2026/04/08 09:07
Laboratorul 06. Generare de NPCs, Items și Simulare de Lume
– [Generarea procedurală de NPCs]
maria_anca.balutoiu
2026/04/08 09:00
Cursuri
–
maria_anca.balutoiu
2026/04/08 08:14
Laboratorul 06 - Arhitectura GPU NVIDIA CUDA
– [Ierarhia de memorie]
alexandru.bala
2026/04/07 15:26
Capitol 07: Funcții
–
dragos.niculescu
2026/04/07 13:01
Capitol 06: Stiva
–
dragos.niculescu
2026/04/07 12:59
Capitol 05: Interfața hardware - software x86
–
dragos.niculescu
2026/04/07 12:47
04. [30p] Impact analysis of iptables rules
–
radu.mantu
2026/04/07 02:13
03. [30p] Packets, where are you?
–
radu.mantu
2026/04/07 00:26
Lab 06 - Network Monitoring
– [Objectives]
radu.mantu
2026/04/07 00:25
nav
–
radu.mantu
2026/04/06 22:58
Cursuri CC
–
mihaela.balint
2026/04/06 22:58
pp:26:cursuri:mihaela:curs10-solved.rkt
– created
mihaela.balint
Informații
Reguli generale și notare
Cursuri
Cursul 0 - Legea lui Moore
Cursul 1 - De la porți logice la procesoare
Cursul 2 - Introducere în Verilog
Cursul 3 - Operații aritmetice
Cursul 4 - Calculatorul SAP-1 (1)
Cursul 5 - Calculatorul SAP-1 (2)
Cursul 6 - Reprezentarea numerelor
Cursul 7 - Implementarea unei mașini de calcul
Cursul 8 - Măsurarea performanței
Cursul 9 - De la CISC la RISC
Cursul 10 - Banda de asamblare
Cursul 11 - Banda de asamblare (2)
Cursul 12 - Întreruperi
Cursul 13 - Cache
Laboratoare
00 - Introducere în logica digitală
01 - Introducere în Verilog
02 - Tipuri de descriere a modulelor în Verilog
03 - FPGA & Debugging
04 - Automate cu stări
05 - Afișajul cu 7 segmente
Resurse
Breviar teoretic
Blocking vs Nonblocking
Tutoriale
Vivado
Instalare Vivado 2017.4
Creare proiect Vivado
Simulare proiect Vivado
Programare FPGA Vivado
soc.txt · Last modified: 2024/02/29 14:29 (external edit)
Show page
Old revisions
Media Manager
Back to top