Open CourseWare
Show page
Recent changes
Login
Recent Changes
The following pages were changed recently.
View changes of
Pages
Media files
Both pages and media files
2026/07/28 15:20
Assignment
–
radu.mantu
2026/07/18 02:15
GhostTag Apocalypse
–
cezar.zlatea
2026/07/17 16:16
01. [Re]Configuring & building OP-TEE + ATF
–
florin.stancu
2026/07/17 13:29
Research projects
–
radu.mantu
2026/07/17 10:11
02. Writing Trusted Applications
–
florin.stancu
2026/07/16 15:34
03. RAUC
–
florin.stancu
2026/07/16 15:25
ass:labs-2025:deb-rauc-lab-skel-2026.tar.gz
–
florin.stancu
2026/07/16 15:08
02. Bootstrapping Debian
–
florin.stancu
2026/07/16 14:40
ass:labs-2025:04:deb-rauc-lab-skel-2026.tar.gz
– created
florin.stancu
2026/07/16 14:36
04
– removed
florin.stancu
2026/07/03 23:34
rasb:lab:pupper_viz.tar.gz
– created
andrei.batasev
2026/07/01 17:36
rasb:lab:base_back_kinematics.png
– created
andrei.batasev
2026/07/01 17:25
rasb:lab:l3_ee_kinematics.png
– created
andrei.batasev
2026/07/01 17:25
rasb:lab:l2_l3_kinematics.png
– created
andrei.batasev
2026/07/01 17:25
rasb:lab:l1_l2_kinematics.png
– created
andrei.batasev
2026/07/01 17:25
rasb:lab:base_l1_kinematics.png
– created
andrei.batasev
2026/06/28 08:52
rasb:lab:p_control.png
– created
jan.vaduva
2026/06/28 08:51
rasb:lab:pid_eqn.png
– created
jan.vaduva
2026/06/26 15:47
rasb:lab:nxpcar-lab.zip
– created
rares.sarmasag
2026/06/22 17:48
rasb:lab:lab1_skel.zip
– created
ciprian.popescu0411
Informații
Reguli generale și notare
Cursuri
Cursul 0 - Legea lui Moore
Cursul 1 - De la porți logice la procesoare
Cursul 2 - Introducere în Verilog
Cursul 3 - Operații aritmetice
Cursul 4 - Calculatorul SAP-1 (1)
Cursul 5 - Calculatorul SAP-1 (2)
Cursul 6 - Reprezentarea numerelor
Cursul 7 - Implementarea unei mașini de calcul
Cursul 8 - Măsurarea performanței
Cursul 9 - De la CISC la RISC
Cursul 10 - Banda de asamblare
Cursul 11 - Banda de asamblare (2)
Cursul 12 - Întreruperi
Cursul 13 - Cache
Laboratoare
00 - Introducere în logica digitală
01 - Introducere în Verilog
02 - Tipuri de descriere a modulelor în Verilog
03 - FPGA & Debugging
04 - Automate cu stări
05 - Afișajul cu 7 segmente
06 - Sumatoare
07 - Sumatorul CLA
08 - Proiectul SOC-1
09 - Proiectul SOC-1 - Continuare
10 - Pipeline
Resurse
Breviar teoretic
Blocking vs Nonblocking
Tutoriale
Vivado
Instalare Vivado 2017.4
Creare proiect Vivado
Simulare proiect Vivado
Programare FPGA Vivado
soc.txt · Last modified: 2024/02/29 14:29 (external edit)
Show page
Old revisions
Media Manager
Back to top