Open CourseWare
Show page
Recent changes
Login
Recent Changes
The following pages were changed recently.
View changes of
Pages
Media files
Both pages and media files
2025/06/09 20:40
avaduva
–
bogdan.prisacaru
2025/06/08 20:47
pp:modele:ca-25.pdf
–
mihnea.muraru
2025/06/08 14:23
Examene și teste
– [2025]
mihnea.muraru
2025/06/06 18:52
pp:modele:cc-25-b-sol.pdf
– created
mihaela.balint
2025/06/06 18:52
pp:modele:cc-25-a-sol.pdf
– created
mihaela.balint
2025/06/06 18:52
pp:modele:cc-25-a.pdf
– created
mihaela.balint
2025/06/06 18:52
pp:modele:cc-25-b.pdf
– created
mihaela.balint
2025/06/05 11:10
pp:modele:cc-25:pp.subiecte.2cb-d-sol.pdf
– created
andrei.olaru
2025/06/05 11:10
pp:modele:cc-25:pp.subiecte.2cb-d.pdf
– created
andrei.olaru
2025/06/05 11:10
pp:modele:cc-25:pp.subiecte.2cb-b-sol.pdf
– created
andrei.olaru
2025/06/05 11:10
pp:modele:cc-25:pp.subiecte.2cb-c-sol.pdf
– created
andrei.olaru
2025/06/05 11:09
pp:modele:cc-25:pp.subiecte.2cb-a-sol.pdf
– created
andrei.olaru
2025/06/05 11:09
pp:modele:cc-25:pp.subiecte.2cb-c.pdf
– created
andrei.olaru
2025/06/05 11:09
pp:modele:cc-25:pp.subiecte.2cb-b.pdf
– created
andrei.olaru
2025/06/05 11:09
pp:modele:cc-25:pp.subiecte.2cb-a.pdf
– created
andrei.olaru
2025/06/04 16:32
Panou fotovoltaic autonom
– [Elementul de noutate al proiectului]
mihai.spirchez
2025/06/04 04:28
pm:prj2025:mdinica:senzor_apa.jpeg
– created
melisa.staicu
2025/06/04 04:28
pm:prj2025:mdinica:senz_apa.jpeg
– created
melisa.staicu
2025/06/04 00:15
pm:prj2025:mdinica:media_proiect.zip
– created
melisa.staicu
2025/06/03 23:30
pm:prj2025:mdinica:schema_bloc.png
– created
melisa.staicu
Informații
Reguli generale și notare
Cursuri
Cursul 0 - Legea lui Moore
Cursul 1 - De la porți logice la procesoare
Cursul 2 - Introducere în Verilog
Cursul 3 - Sumatoare
Cursul 4 - Calculatorul SAP-1 (1)
Cursul 5 - Calculatorul SAP-1 (2)
Cursul 6 - Reprezentarea numerelor
Cursul 7 - Implementarea unei mașini de calcul
Cursul 8 - Măsurarea performanței
Cursul 9 - De la CISC la RISC
Cursul 10 - Banda de asamblare
Cursul 11 - Banda de asamblare (2)
Cursul 12 - Întreruperi
Cursul 13 - Cache
Laboratoare
00 - Introducere în logica digitală
01 - Introducere în Verilog
02 - Tipuri de descriere a modulelor în Verilog
03 - FPGA & Debugging
04 - Automate cu stări
05 - Afișajul cu 7 segmente
06 - Sumatoare
07 - Sumatorul CLA
08 - Proiectul SOC-1
09 - Proiectul SOC-1 - Continuare
10 - Pipeline
Resurse
Breviar teoretic
Blocking vs Nonblocking
Tutoriale
Vivado
Instalare Vivado 2017.4
Creare proiect Vivado
Simulare proiect Vivado
Programare FPGA Vivado
soc.txt · Last modified: 2024/02/29 14:29 (external edit)
Show page
Old revisions
Media Manager
Back to top