Open CourseWare
Show page
Recent changes
Login
Recent Changes
The following pages were changed recently.
View changes of
Pages
Media files
Both pages and media files
2025/10/18 23:53
Laboratorul 3: Design Avansat de clase
– [Laboratorul 3: Design Avansat de clase]
florian_luis.micu
2025/10/18 22:52
Info Curs
–
razvan.cristea0106
2025/10/18 22:44
Laborator 04 - Particularitățile clasei
–
razvan.cristea0106
2025/10/18 22:02
Laboratorul 0 - Introducere în clusterul HPC al UPB
– [Resurse utile]
tudor.calafeteanu
2025/10/18 21:16
Laboratorul 1 - Introducere în OpenMP
– [Resurse utile]
tudor.calafeteanu
2025/10/18 17:57
0. Friendly reminders
– [1. Overview]
horia.moroianu3101
2025/10/18 16:52
tema-1
–
ioana.tudorache2507
2025/10/18 16:38
Setup Linux/VM
– Adaugat tutorial import ARM
alexandru.raduta06
2025/10/18 15:55
Startup Engineering
– [Timetable]
emilian.radoi
2025/10/18 15:53
Data Science in Medical
– [Data Science in Medical]
emilian.radoi
2025/10/18 15:00
poo-ca-cd:class_hierarchy_lab3.png
– created
stefan.cocioran
2025/10/18 12:03
Laboratoare
–
carmen.odubasteanu
2025/10/18 12:00
Laboratorul 03.
– [Problema 6]
carmen.odubasteanu
2025/10/18 11:55
Breviare
–
carmen.odubasteanu
2025/10/18 11:54
Laborator 03 - Instrucțiunile limbajului C
– [Problema 8]
carmen.odubasteanu
2025/10/18 08:56
Laboratorul 02. Intro to IPv6
– [Exerciții]
eduard.dumistracel
2025/10/17 22:23
catalog
–
alexandru.olteanu
2025/10/17 18:18
Laborator 03 - Inițiere în POO
– [Programarea Orientată pe Obiecte (POO)]
razvan.cristea0106
2025/10/17 17:06
Baze de Date Distribuite
– [Reguli Laborator]
alex.petrescu
2025/10/17 15:22
Laboratorul 03. Integrarea funcțională. Servicii GIS avansate
– [Task]
sorin.ciolofan
Informații
Reguli generale și notare
Cursuri
Cursul 0 - Legea lui Moore
Cursul 1 - De la porți logice la procesoare
Cursul 2 - Introducere în Verilog
Cursul 3 - Sumatoare
Cursul 4 - Calculatorul SAP-1 (1)
Cursul 5 - Calculatorul SAP-1 (2)
Cursul 6 - Reprezentarea numerelor
Cursul 7 - Implementarea unei mașini de calcul
Cursul 8 - Măsurarea performanței
Cursul 9 - De la CISC la RISC
Cursul 10 - Banda de asamblare
Cursul 11 - Banda de asamblare (2)
Cursul 12 - Întreruperi
Cursul 13 - Cache
Laboratoare
00 - Introducere în logica digitală
01 - Introducere în Verilog
02 - Tipuri de descriere a modulelor în Verilog
03 - FPGA & Debugging
04 - Automate cu stări
05 - Afișajul cu 7 segmente
06 - Sumatoare
07 - Sumatorul CLA
08 - Proiectul SOC-1
09 - Proiectul SOC-1 - Continuare
10 - Pipeline
Resurse
Breviar teoretic
Blocking vs Nonblocking
Tutoriale
Vivado
Instalare Vivado 2017.4
Creare proiect Vivado
Simulare proiect Vivado
Programare FPGA Vivado
soc.txt · Last modified: 2024/02/29 14:29 (external edit)
Show page
Old revisions
Media Manager
Back to top