Open CourseWare
Recent changes
Login
This is an old revision of the document!
Ocupare laborator (TBD)
Administrativ
Regulament
Echipa
Planificare
Ocupare laborator
Ghidul studentului
Laboratoare (ACS)
Laboratorul 0 - Recapitulare
Laboratorul 1 - Limbajul Verilog: Introducere
Laboratorul 2 - Limbajul Verilog: Circuite combinaționale
Laboratorul 3 - Circuite combinaționale - descrierea comportamentală
Laboratorul 4 - Limbajul Verilog: Circuite secvențiale - Partea I
Laboratorul 5 - Limbajul Verilog: Circuite secvențiale - Partea a II-a
Laboratorul 6 - Calculatorul Didactic: Arhitectura Calculatorului Didactic
Laboratorul 7 - Calculatorul Didactic: Unitatea Aritmetică-Logică
Laboratorul 8 - Calculatorul Didactic: Instrucțiuni cu un operand
Laboratorul 9 - Calculatorul Didactic: Instrucțiuni cu doi operanzi
Laboratorul 10 - Calculatorul Didactic: Adresarea indirecta
Laboratoare (IE)
Lab 0 (IE) - Verilog. The Basics.
Lab 1 (IE) - Combinational Circuits. Behavior level.
Lab 2 (IE) - Sequential Circuits. The register
Lab 3 (IE) - FSMs. Module hierarchy and connections.
Lab 4 (IE) - MARIE. The architecture.
Lab 5 (IE) - MARIE. Arithmetic instructions.
Lab 6 (IE) - MARIE. Jump instructions.
Lab 7 (IE) - MARIE. NotYetAvailable|x2.
Lab project - Floating point multiplication automata
Course project 1 - MARIE. Extend ISA set
Course project 2 - MARIE. MinMax Swap
Teme
Tema 0 - Familiarizare cu vmchecker
Tema 1 - Prelucrarea imaginilor
Tutoriale
Instalarea Xilinx ISE WebPACK
Crearea unui proiect în Xilinx ISE
Simularea unui modul în Xilinx ISE
Debugging folosind Xilinx ISE
Asignarea pinilor de IO în Xilinx ISE
Programarea FPGA-ului folosind Xilinx ISE
Utilizarea vmchecker
Resurse
Verilog Quick Reference Card
Spartan 3E Starer Board User Guide
Arhitectura calculatorului didactic
Cheat-sheet calculator didactic
ac-is/ocupare.1696165274.txt.gz · Last modified: 2023/10/01 16:01 by alexandru.predescu
Old revisions
Media Manager
Back to top
