= Arhitectura Calculatoarelor =
Laboratorul 0 - Recapitulare
Laboratorul 1 - Limbajul Verilog: Introducere
Laboratorul 2 - Limbajul Verilog: Circuite combinaționale
Laboratorul 3 - Sintetizarea modulelor Verilog
Laboratorul 4 - Limbajul Verilog: Circuite secvențiale
Laboratorul 5 - Debugging skills
Laboratorul 6 - Calculatorul Didactic: Arhitectura Calculatorului Didactic
Laboratorul 7 - Calculatorul Didactic: Unitatea Aritmetică-Logică
Laboratorul 8 - Calculatorul Didactic: Instrucțiuni cu un operand
Laboratorul 9 - Calculatorul Didactic: Instrucțiuni cu doi operanzi
Laboratorul 10 - Calculatorul Didactic: Adresarea indirecta
Tema 0 - Familiarizare cu vmchecker (deadline: 20.10.2019)
Tema 1 - Înmulțirea numerelor cu semn (deadline: 10.11.2019)
Tema 2 - Not-so-simple ALU (deadline: 14.12.2019)