Differences
This shows you the differences between two versions of the page.
|
soc:sidebar [2026/03/17 18:57] filip.dumitrascu |
soc:sidebar [2026/05/20 18:59] (current) alexia.oprisan |
||
|---|---|---|---|
| Line 30: | Line 30: | ||
| * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | ||
| * [[soc:laboratoare:03 | 03 - FPGA & Debugging]] | * [[soc:laboratoare:03 | 03 - FPGA & Debugging]] | ||
| - | <hidden> | ||
| - | * [[soc:laboratoare:xx | XX - Model laborator]] | ||
| * [[soc:laboratoare:04 | 04 - Automate cu stări]] | * [[soc:laboratoare:04 | 04 - Automate cu stări]] | ||
| * [[soc:laboratoare:05 | 05 - Afișajul cu 7 segmente]] | * [[soc:laboratoare:05 | 05 - Afișajul cu 7 segmente]] | ||
| Line 39: | Line 37: | ||
| * [[soc:laboratoare:09 | 09 - Proiectul SOC-1 - Continuare]] | * [[soc:laboratoare:09 | 09 - Proiectul SOC-1 - Continuare]] | ||
| * [[soc:laboratoare:09-old | 10 - Pipeline]] | * [[soc:laboratoare:09-old | 10 - Pipeline]] | ||
| + | <hidden> | ||
| + | * [[soc:laboratoare:xx | XX - Model laborator]] | ||
| * [[soc:laboratoare:10 | 11 - Recapitulare]] | * [[soc:laboratoare:10 | 11 - Recapitulare]] | ||
| </hidden> | </hidden> | ||
