Differences
This shows you the differences between two versions of the page.
|
soc:sidebar [2026/03/02 10:42] filip.dumitrascu |
soc:sidebar [2026/05/20 18:59] (current) alexia.oprisan |
||
|---|---|---|---|
| Line 9: | Line 9: | ||
| * [[soc:cursuri:02 | Cursul 1 - De la porți logice la procesoare]] | * [[soc:cursuri:02 | Cursul 1 - De la porți logice la procesoare]] | ||
| * [[soc:cursuri:03 | Cursul 2 - Introducere în Verilog]] | * [[soc:cursuri:03 | Cursul 2 - Introducere în Verilog]] | ||
| - | * [[soc:cursuri:04 | Cursul 3 - Sumatoare]] | + | * [[soc:cursuri:04 | Cursul 3 - Operații aritmetice]] |
| * [[soc:cursuri:05 | Cursul 4 - Calculatorul SAP-1 (1)]] | * [[soc:cursuri:05 | Cursul 4 - Calculatorul SAP-1 (1)]] | ||
| * [[soc:cursuri:06 | Cursul 5 - Calculatorul SAP-1 (2)]] | * [[soc:cursuri:06 | Cursul 5 - Calculatorul SAP-1 (2)]] | ||
| Line 28: | Line 28: | ||
| * [[soc:laboratoare:00 | 00 - Introducere în logica digitală]] | * [[soc:laboratoare:00 | 00 - Introducere în logica digitală]] | ||
| * [[soc:laboratoare:01 | 01 - Introducere în Verilog]] | * [[soc:laboratoare:01 | 01 - Introducere în Verilog]] | ||
| - | <hidden> | ||
| - | * [[soc:laboratoare:xx | XX - Model laborator]] | ||
| * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | ||
| * [[soc:laboratoare:03 | 03 - FPGA & Debugging]] | * [[soc:laboratoare:03 | 03 - FPGA & Debugging]] | ||
| Line 39: | Line 37: | ||
| * [[soc:laboratoare:09 | 09 - Proiectul SOC-1 - Continuare]] | * [[soc:laboratoare:09 | 09 - Proiectul SOC-1 - Continuare]] | ||
| * [[soc:laboratoare:09-old | 10 - Pipeline]] | * [[soc:laboratoare:09-old | 10 - Pipeline]] | ||
| + | <hidden> | ||
| + | * [[soc:laboratoare:xx | XX - Model laborator]] | ||
| * [[soc:laboratoare:10 | 11 - Recapitulare]] | * [[soc:laboratoare:10 | 11 - Recapitulare]] | ||
| </hidden> | </hidden> | ||
