Differences
This shows you the differences between two versions of the page.
|
soc:sidebar [2025/03/12 23:00] stefan.jumarea publish lab 02 |
soc:sidebar [2025/05/22 11:32] (current) stefan.jumarea |
||
|---|---|---|---|
| Line 30: | Line 30: | ||
| * [[soc:laboratoare:01 | 01 - Introducere în Verilog]] | * [[soc:laboratoare:01 | 01 - Introducere în Verilog]] | ||
| * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | * [[soc:laboratoare:02 | 02 - Tipuri de descriere a modulelor în Verilog]] | ||
| - | <hidden> | + | * [[soc:laboratoare:03 | 03 - FPGA & Debugging]] |
| - | * [[soc:laboratoare:03bis | 03 - FPGA & Debugging]] | + | |
| * [[soc:laboratoare:04 | 04 - Automate cu stări]] | * [[soc:laboratoare:04 | 04 - Automate cu stări]] | ||
| * [[soc:laboratoare:05 | 05 - Afișajul cu 7 segmente]] | * [[soc:laboratoare:05 | 05 - Afișajul cu 7 segmente]] | ||
| * [[soc:laboratoare:06 | 06 - Sumatoare]] | * [[soc:laboratoare:06 | 06 - Sumatoare]] | ||
| * [[soc:laboratoare:07 | 07 - Sumatorul CLA]] | * [[soc:laboratoare:07 | 07 - Sumatorul CLA]] | ||
| - | * [[soc:laboratoare:08 | 08 - UAL]] | + | * [[soc:laboratoare:08 | 08 - Proiectul SOC-1]] |
| - | * [[soc:laboratoare:09 | 09 - Pipeline]] | + | * [[soc:laboratoare:09 | 09 - Proiectul SOC-1 - Continuare]] |
| - | * [[soc:laboratoare:10 | 10 - Recapitulare]] | + | * [[soc:laboratoare:09-old | 10 - Pipeline]] |
| + | <hidden> | ||
| + | * [[soc:laboratoare:10 | 11 - Recapitulare]] | ||
| Line 50: | Line 51: | ||
| <hidden> | <hidden> | ||
| - | * [SKIPPED][[soc:laboratoare:03 | 03 - FPGA]] | + | * [SKIPPED][[soc:laboratoare:03old | 03 - FPGA]] |
| + | * [SKIPPED][[soc:laboratoare:08-old | 08 - UAL]] | ||
| </hidden> | </hidden> | ||
