Differences
This shows you the differences between two versions of the page.
|
apm:laboratoare:00:continut [2024/10/06 22:10] stefan.maruntis [Verilog] |
apm:laboratoare:00:continut [2026/09/23 19:33] (current) daniel.dosaru [Vivado] |
||
|---|---|---|---|
| Line 1: | Line 1: | ||
| ==== Vivado ==== | ==== Vivado ==== | ||
| - | [[https://en.wikipedia.org/wiki/Xilinx_Vivado | Vivado Design Suite]] e un pachet software dezvoltat de compania Xilinx ([[https://www.amd.com/en/corporate/xilinx-acquisition|achiziționată]] de AMD) pentru a programa [[https://ocw.cs.pub.ro/courses/soc/laboratoare/03bis#fpga-uri|FPGA]]-uri. | + | [[https://en.wikipedia.org/wiki/Xilinx_Vivado | Vivado Design Suite]] e un pachet software dezvoltat de compania Xilinx ([[https://www.amd.com/en/corporate/xilinx-acquisition.html|achiziționată]] de AMD) pentru a programa [[https://ocw.cs.pub.ro/courses/soc/laboratoare/03#fpga-uri|FPGA]]-uri. |
| | | ||
| Vivado permite editarea, simularea și sintetizarea codului de descriere hardware ([[https://en.wikipedia.org/wiki/Hardware_description_language|HDL]]) pe plăcuța [[https://digilent.com/reference/programmable-logic/nexys-a7/reference-manual?redirect=1 | Nexys A7]] folosită în laborator. | Vivado permite editarea, simularea și sintetizarea codului de descriere hardware ([[https://en.wikipedia.org/wiki/Hardware_description_language|HDL]]) pe plăcuța [[https://digilent.com/reference/programmable-logic/nexys-a7/reference-manual?redirect=1 | Nexys A7]] folosită în laborator. | ||
| Line 90: | Line 90: | ||
| {{ :apm:laboratoare:00:circuit_secvential.png?500 |Circuit Secvențial}} | {{ :apm:laboratoare:00:circuit_secvential.png?500 |Circuit Secvențial}} | ||
| + | <note> | ||
| + | Pentru mai multe informații despre circuitele logice, consultați [[https://ocw.cs.pub.ro/courses/soc/laboratoare/00#circuite_logice_combinationale|laboratorul 0 de SOC]]. | ||
| + | </note> | ||
| ==== Automate cu stări finite (FSM) ==== | ==== Automate cu stări finite (FSM) ==== | ||
| Line 104: | Line 107: | ||
| <note tip> | <note tip> | ||
| [[https://ocw.cs.pub.ro/courses/soc/laboratoare/04#pasii_pentru_realizarea_unui_fsm_in_verilog|Cum implementez un automat cu stări finite în Verilog?]] | [[https://ocw.cs.pub.ro/courses/soc/laboratoare/04#pasii_pentru_realizarea_unui_fsm_in_verilog|Cum implementez un automat cu stări finite în Verilog?]] | ||
| + | </note> | ||
| + | |||
| + | <note> | ||
| + | Pentru mai multe informații despre FSM, consultați [[https://ocw.cs.pub.ro/courses/soc/laboratoare/04|laboratorul 4 de SOC]]. | ||
| </note> | </note> | ||
