Vivado Design Suite înlocuiește programul folosit la CN1: ISE Design Suite.

Vivado Design Suite e un pachet software dezvoltat de compania Xilinx (achiziționată de AMD) pentru a programa FPGA-uri.

Vivado permite editarea, simularea și sintetizarea codului de descriere hardware (HDL) pe plăcuța Nexys A7 folosită în laborator.

Ghid de instalare Vivado

Official DocNav Guide: Vivado Getting Started

Verilog este un HDL (Hardware Description Language) folosit pentru specificarea formală a circuitelor electronice digitale.

Modulul este unitatea de bază a limbajului Verilog. Definește interfața (intrările și ieșirile) și comportamentul unui circuit electronic. Putem descrie comportamentul unui modul în trei moduri:

• Descriere structurală: specificând structura internă a modulului folosind primitive și module
• Descriere la nivel flux de date: specificând relațiile dintre intrări și ieșiri sub forma unor expresii
• Descriere procedurală: specificând funcționarea în mod algoritmic

module A(input in, output out);
    not(out, in);
endmodule
 
module B(input in, output out);
    assign out = ~in;
endmodule
 
module C(input in, output reg out);
    always @(*)
    begin
        out = ~in;
    end
end

În Verilog putem folosi două tipuri de date:

• wire: reprezintă conexiuni fizice între componentele, se folosesc pentru transmisia semnalelor și nu au capacitate de reținere a informației
• reg: folosite pentru a stoca date, care persistă chiar dacă registrul este deconectat

wire a;
wire [7:0] b;
reg c;
reg [0:7] d;

Pentru a controla ce date se află pe fire sau în registre, avem la dispoziție mai multe tipuri de atribuiri:

• Atribuiri continue (assign): reprezintă relații directe între semnalele, funcționează doar pe wire
• Atribuiri blocante (=): sunt folosite pentru descrierea logicii combinaționale, executându-se secvențial, funcționează doar pe reg
• Atribuiri non-blocante (<=): sunt folosite pentru descrierea logicii secvențiale, executându-se în paralel, funcționează doar pe reg

module A(input in);
    wire a;
    reg b;
    reg c;
 
    assign a = in;
 
    always @(*)
    begin
        b = in;
    end
 
    always @(*)
    begin
        c <= in;
     end
endmodule

Dacă alegem descrierea procedurală avem la dispoziție doua blocuri speciale:

• initial: va fi executat o singură dată și se folosește în simulări pentru inițializarea circuitului. Acest bloc nu ajunge să fie sintetizat în circuitul propriu-zis.
• always: va fi executat de fiecare dată la apariția unui eveniment. Este similar funcției de tratare a unei întreruperi - când întreruperea apare în sistem, funcția se execută. @(*) este echivalent cu orice eveniment.

Vă recomandăm și acest curs de la CN1: Cursul 3. Introducere în Verilog

Circuitele logice combinaționale sunt circuitele reprezentate prin porți logice ce aplică o funcție pe intrări. Valorile de ieșire depind doar de valorile de intrare, nu și de stări de reactie (feedback), iar cand starea unei intrări se schimbă, se reflectă imediat la ieșiri.

Spre deosebire de circuitele logice combinaționale, la cele secvențiale valorile de ieșire nu mai depind exclusiv de starea curentă a intrărilor, ci și de stările anterioare ale circuitului.

Un automat finit este, în sensul cel mai abstract, un model de calculabilitate. Trăsătura fundamentală a automatelor finite este faptul că se află, la orice moment de timp, într-una dintr-un număr finit de stări posibile. De asemenea, în anumite condiţii, ele pot executa tranziţii între aceste stări. Astfel, un automat este descris de: intrări, ieșiri, stări și tranziții.

În funcție de relația dintre intrare, ieșire și starea curentă există două tipuri de automate: Mealy și Moore. La automatele Mealy, ieşirea depinde de starea curentă şi de input-ul curent. Astfel, o ieșire corespunde unei tranziții.

La automatele Moore, pe de altă parte, ieșirea este determinată exclusiv de starea în care se află.