Tutorialul își propune depanarea unui modul folosind uneltele de debugging puse la dispoziție de simulatorul ISim, integrat în Xilinx ISE. Ca exemplu, se va folosi un sumator cu propagare a transportului (ripple carry). O posibilă implementare în Verilog a acestuia, care conține câteva greșeli, este prezentată în figură.
Format:
JPEG
Size:
223KB
Width:
1280
Height:
800
pa/materiale_test_practic/probleme.txt · Last modified: 2018/05/04 17:42 by stefan.popa2209