Tutorialul își propune depanarea unui modul folosind uneltele de debugging puse la dispoziție de simulatorul ISim, integrat în Xilinx ISE. Ca exemplu, se va folosi un sumator cu propagare a transportului (ripple carry). O posibilă implementare în Verilog a acestuia, care conține câteva greșeli, este prezentată în figură.
Format:
JPEG
Size:
223KB
Width:
1280
Height:
800
gsr/laboratoare/laborator-05.txt · Last modified: 2016/11/10 13:28 by alexandru.carp