This is an old revision of the document!

Pentru a crea un proiect în Vivado cu ajutorul căruia puteți sintetiza cod pe FPGA urmați pașii de mai jos:

1. Deschideți programul Vivado și selectați Create Project
2. Apasați Next
3. Scrieți numele proiectului și selectați locația acestuia. (exemplu)
4. Selectați RTL Project și apăsați Next
5. Apăsați Create File și alegeți un nume pentru fisierul sursă. Asigurați-vă că Target Language este Verilog și apăsați Next. (exemplu)
6. Adăugați un constraint files pentru placa FPGA pe care o folosiți (De exemplu Nexys-A7-100T-Master.xdc) (Add Files → Cautati si selectati fisierul Nexys-A7-100T-Master.xdc → Next)
7. Selectați caracteristicile plăcii FPGA: Category, Familiy, Package, Speed (Le veți găsi pe cutia plăcuței sau în reference manual)