Differences
This shows you the differences between two versions of the page.
|
cn2:tutoriale:project-vivado [2022/10/11 00:47] daniel.dosaru |
— (current) | ||
|---|---|---|---|
| Line 1: | Line 1: | ||
| - | ====== Tutorial creare proiect Vivado ====== | ||
| - | |||
| - | |||
| - | Pentru a crea un proiect în Vivado cu ajutorul căruia puteți sintetiza cod pe FPGA urmați pașii de mai jos: | ||
| - | |||
| - | - Deschideți programul Vivado și selectați {{:cn2:tutoriale:create_project_1.png?linkonly|Create Project}} | ||
| - | - Apasați {{:cn2:tutoriale:create_project_2.png?linkonly|Next}} | ||
| - | - Scrieți numele proiectului și selectați locația acestuia. ({{:cn2:tutoriale:create_project_3.png?linkonly|exemplu}}) | ||
| - | - Selectați [[https://en.wikipedia.org/wiki/Register-transfer_level|RTL]] Project, deselectați //"Do not specify sources at this time"// și apăsați {{:cn2:tutoriale:create_project_4.png?linkonly|Next}} | ||
| - | - Apăsați //Create File// și alegeți un nume pentru fisierul sursă. Asigurați-vă că Target Language este //Verilog// și apăsați Next. ({{:cn2:tutoriale:create_project_5.png?linkonly|exemplu}}) | ||
| - | - [Opțional - doar pentru programarea unui FPGA] Adăugați un //constraint file// ([[https://digilent.com/reference/programmable-logic/guides/vivado-xdc-file|Ce reprezintă un astfel de fișier?]]) pentru placa FPGA pe care o folosiți (De exemplu [[https://github.com/Digilent/digilent-xdc/blob/77d88001d51ba54b33ed0b4b34bcc19c979be5ff/Nexys-A7-100T-Master.xdc|Nexys-A7-100T-Master.xdc]] - descarcați acest fisier!) (Add Files -> Cautati si selectati fisierul //Nexys-A7-100T-Master.xdc// -> Next) {{:cn2:tutoriale:create_project_6.png?linkonly|exemplu}} | ||
| - | - Selectați caracteristicile plăcii FPGA: Category, Familiy, Package, Speed (Le veți găsi pe cutia plăcuței sau în [[https://digilent.com/reference/_media/reference/programmable-logic/nexys-a7/nexys-a7_rm.pdf|reference manual]]) - Exemplu pentru {{:cn2:tutoriale:create_project_7.png?linkonly|exemplu}} | ||
| - | - Revizuiți informațiile proiectului {{:cn2:tutoriale:create_project_8.png?linkonly|exemplu}} | ||
| - | - La acest pas puteți defini numele modulului și porturile acestuia: {{:cn2:tutoriale:create_project_9.png?linkonly|exemplu}} | ||
| - | - În final, în Vivado veți putea vizualiza proiectul {{:cn2:tutoriale:create_project_10.png?linkonly|astfel}}. | ||
| - | |||
| - | În stânga ecranului putem vedea pașii de simulare, sintetizare, implementare și generare a bitstream-ului ce va fi folosit pentru configurarea interna a FPGA-ului. | ||
| - | |||
| - | |||
| - | {{ :cn2:tutoriale:create_project_10.png?direct&800 |}} | ||
| - | |||
| - | |||
| - | |||
| - | |||
| - | |||
| - | |||
| - | |||
| - | ---- | ||
| - | Dacă aveți sugestii de îmbunătățire a acestei pagini vă rog să trimiteți sugestiile pe mail la [[dosarudaniel@gmail.com]]. Sugestiile bune vor fi recomensate cu puncte bonus. | ||
