Gestionare proiect în Xilinx ISE
Crearea unui proiect în Xilinx ISE
- Din meniul
Fileselectați opțiuneaNew Project….
- Introduceți numele proiectului și locația acestuia și selectați
HDLpentru tipul proiectului.
- Selectați Family
Spartan6, DeviceXC6SLX16, PackageCSG324în setările proiectului pentru placa de dezvoltare folosită în laborator. Celelate opțiuni ale proiectului trebuie lasate la valorile predefinite.
- În ferestra următoare este prezentat un sumar al proiectului care va fi generat. Apasați
Finishpentru a crea proiectul.
- Inițial, proiectul creat nu conține nici un fișier sursă.
Adăugarea unui modul Verilog
- Din meniul Project selectați opțiunea
New Source….
- Introduceți numele fișierului și selectați
Verilog Modulepentru tipul acestuia.
- Puteți introduce porturi de intrare/ieșire pentru modulul creat. Acestea nu sunt obligatorii, putand fi ușor modificate în cod.
- În fereastra următoare este prezentat un sumar al modulului care va fi generat. Apăsați
Finishpentru a crea modulul.
- Inițial, fișierul creat conține numai declarația modulului.
