CS Open CourseWare soc:tutoriale http://ocw.cs.pub.ro/courses/ 2026-04-11T03:36:46+03:00 CS Open CourseWare http://ocw.cs.pub.ro/courses/ http://ocw.cs.pub.ro/courses/lib/tpl/arctic/images/favicon.ico text/html 2024-02-29T14:37:28+03:00 Programarea FPGA-ului folosind Xilinx ISE http://ocw.cs.pub.ro/courses/soc/tutoriale/programming-ise?rev=1709210248&do=diff * Treceți în modul implementare apasând butonul Implementation. * Selectați modulul top-level din ierarhia proiectului și rulați procesul Generate Programming File aflat în lista de procese pentru a genera fișierul necesar programării FPGA-ului. * :!: Trebuie să aveți definit un fișier de constrângeri care să facă legătura între porturile modulului top-level și pinii FPGA-ului. Urmăriți tutorialul de asignare a pinilor de IO pentru a genera acest fișier dacă el nu a fost creat deja. … text/html 2024-02-29T14:37:28+03:00 Gestionare proiect în Xilinx ISE http://ocw.cs.pub.ro/courses/soc/tutoriale/project-ise?rev=1709210248&do=diff Crearea unui proiect în Xilinx ISE * Din meniul File selectați opțiunea New Project.... * Introduceți numele proiectului și locația acestuia și selectați HDL pentru tipul proiectului. * Selectați Family Spartan6, Device XC6SLX16, Package CSG324 în setările proiectului pentru placa de dezvoltare folosită în laborator. Celelate opțiuni ale proiectului trebuie lasate la valorile predefinite. text/html 2024-02-29T14:37:28+03:00 Testarea modulelor http://ocw.cs.pub.ro/courses/soc/tutoriale/simulare-ise?rev=1709210248&do=diff 1. Folosind [acest tutorial] cream modulul Verilog hello-world.v pentru care vom face simularea. 2. Mutam din modul Implementare in modul Simulare 3. Cream fisierul de simulare a. Tipul de fisier pentru simulare este: Verilog Test Fixture b. Selectam modulul pentru care vrem sa cream simularea