http://ocw.cs.pub.ro/courses/ 2026-04-26T23:28:20+03:00 http://ocw.cs.pub.ro/courses/ http://ocw.cs.pub.ro/courses/lib/tpl/arctic/images/favicon.ico text/html 2024-10-14T01:25:15+03:00 http://ocw.cs.pub.ro/courses/apm/tutoriale/lab-infrastructure-diagram?rev=1728858315&do=diff [ Diagrama modulelor din laborator]: [ Diagrama semnalelor din laborator]: Figurile de mai sus prezintă modulele din scheletul de laborator. Prima explică rolul fiecăruia, iar cea de-a doua explică rolul semnalelor și conexiunile principale dintre aceasta. E de reținut că aceste conexiuni nu sunt reprezentate exact, de multe ori ele fiind modificate de la modulul sursă până la cel destinație. text/html 2025-03-21T10:00:58+03:00 http://ocw.cs.pub.ro/courses/apm/tutoriale/load-bitstream-on-fpga-vivado?rev=1742544058&do=diff Pentru acest tutorial vom presupune că ați parcurs deja tutorialele: Creare proiect Vivado și Simulare modul Vivado fără nicio eroare în timpul simulării la tabul [Messages] (ignorați warning-urile momentan) Pentru a programa FPGA-ul în Vivado trebuie să adăugăm un Constraint File: text/html 2024-02-29T15:06:29+03:00 http://ocw.cs.pub.ro/courses/apm/tutoriale/project-vivado?rev=1709211989&do=diff Pentru a crea un proiect în Vivado cu ajutorul căruia puteți sintetiza cod pe FPGA urmați pașii de mai jos: * Deschideți programul Vivado și selectați [Create Project] * Apasați [Next] * Scrieți numele proiectului și selectați locația acestuia. ([exemplu]) * Selectați RTL Project, deselectați “Do not specify sources at this time” și apăsați [Next] * Apăsați Create File și alegeți un nume pentru fisierul sursă. Asigurați-vă că Target Language este Verilog și apăsați Next. ([exemplu]) … text/html 2025-03-05T21:08:25+03:00 http://ocw.cs.pub.ro/courses/apm/tutoriale/simulate-module-vivado?rev=1741201705&do=diff Pentru acest tutorial vom presupune că ați creat un modul cu numele “task01” într-un fișier cu numele “task01.v”. Pentru a simula acest modul urmăriți următorii pași: * Din fereastra Flow Navigator apăsați pe [Add Sources] sau apăsați click dreapta oriunde în fereastra Sources și apoi Add Sources ([exemplu]). Același rezultat poate fi opținut și prin apăsarea combinației de taste Alt+A * După ce fereastra de Add Sources s-a deschis, selectați “Add or create simulation sources” ([exemplu]) ș…