http://ocw.cs.pub.ro/courses/ 2026-09-23T21:40:20+03:00 http://ocw.cs.pub.ro/courses/ http://ocw.cs.pub.ro/courses/lib/tpl/arctic/images/favicon.ico text/html 2026-09-23T19:33:57+03:00 http://ocw.cs.pub.ro/courses/apm/laboratoare/00/continut?rev=1790181237&do=diff Vivado Vivado Design Suite e un pachet software dezvoltat de compania Xilinx (achiziționată de AMD) pentru a programa FPGA-uri. Vivado permite editarea, simularea și sintetizarea codului de descriere hardware (HDL) pe plăcuța Nexys A7 folosită în laborator. text/html 2024-02-29T15:06:29+03:00 http://ocw.cs.pub.ro/courses/apm/laboratoare/00/exercitii?rev=1709211989&do=diff Task 01 (5p) Creați un proiect în Vivado care aprinde un led (e.g. H17) de pe plăcuța Nexys A7 la apăsarea unui buton (e.g. N17). Tutorial: Cum se simulează un modul? `timescale 1ns / 1ps module task01_tb(); reg in = 0; wire out; initial begin in = 1; // set input "in" to 1 #200; // delay 200 ns in = 0; // set input "in" to 0 #200; // delay 200 ns in = 1; // set input "in" to 1 #200; // dela… text/html 2024-10-06T21:58:17+03:00 http://ocw.cs.pub.ro/courses/apm/laboratoare/00/obiective?rev=1728241097&do=diff În acest laborator vom recapitula noțiuni învățate la SOC și ne vom familiariza cu programul Vivado. * Laborator 1 SOC * Laborator 2 SOC text/html 2025-10-06T13:19:15+03:00 http://ocw.cs.pub.ro/courses/apm/laboratoare/00/resurse?rev=1759745955&do=diff * [Rezumat SOC] * [Schelet laborator] text/html 2024-02-29T15:06:29+03:00 http://ocw.cs.pub.ro/courses/apm/laboratoare/00/tldr?rev=1709211989&do=diff * Verilog * Modul * Descriere structurală * Descriere flux de date * Descriere procedurală * initial * always * wire vs reg * Atribuiri continue (assign), blocante (=) și non-blocante (<=) * Simulare * Circuite combinaționale * Ieșirile depind doar de intrările de la momentul respectiv