http://ocw.cs.pub.ro/courses/ 2026-06-10T03:50:55+03:00 http://ocw.cs.pub.ro/courses/ http://ocw.cs.pub.ro/courses/lib/tpl/arctic/images/favicon.ico text/html 2022-10-04T18:08:39+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/0-ise-install?rev=1664896119&do=diff * Pentru Windows11 se recomanda folosirea unei masini virtuale de Windows10 > * Scripturile de testare folosite pentru teme se pot rula doar de pe sistemele windows. * Click aici pentru a accesa link-ul de descarcare! * Pentru a putea descărca programul este necesar un cont de utilizator, după logare trebuie completat chestionarul text/html 2021-10-03T14:14:47+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/1-ise-proiect?rev=1633259687&do=diff * Din meniul File selectați opțiunea New Project.... * Introduceți numele proiectului și locația acestuia și selectați HDL pentru tipul proiectului. * Selectați Spartan-3E Starter Board în setările proiectului pentru placa de dezvoltare folosită în laborator. Celelate opțiuni ale proiectului trebuie lăsate la valorile predefinite. text/html 2021-10-03T14:15:51+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/2-ise-simulare?rev=1633259751&do=diff * Treceți în modul simulare apăsând butonul Simulation. * Din meniul Project selectați opțiunea New Source... pentru a crea un modul de testare. * Introduceți numele fișierului și selectați Verilog Test Fixture pentru tipul acestuia. text/html 2021-10-03T14:16:35+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/3-ise-debug?rev=1633259795&do=diff * Tutorialul își propune depanarea unui modul folosind uneltele de debugging puse la dispoziție de simulatorul ISim, integrat în Xilinx ISE. Ca exemplu, se va folosi un sumator cu propagare a transportului (ripple carry). O posibilă implementare în Verilog a acestuia, care conține câteva greșeli, este prezentată în figura următoare. text/html 2021-10-03T14:17:02+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/4-ise-constraints?rev=1633259822&do=diff * Treceți în modul implementare apăsând butonul Implementation. * Selectați modulul top-level din ierarhia proiectului și rulați procesul I/O Pin Planning (PlanAhead) - Pre-Synthesis aflat în lista de procese sub nodul User Constraints, pentru a porni aplicația de asignare a pinilor de IO. În opțiunile proiectului trebuie să fie corect selectată placa de dezvoltare folosită. Altfel, asignarea pinilor conform plăcii din laborator va eșua. text/html 2021-10-03T14:17:37+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/5-ise-programare?rev=1633259857&do=diff * Treceți în modul implementare apasând butonul Implementation. * Selectați modulul top-level din ierarhia proiectului și rulați procesul Generate Programming File, aflat în lista de procese, pentru a genera fișierul necesar programării FPGA-ului. Trebuie să aveți definit un fișier de constrângeri care să facă legătura între porturile modulului top-level și pinii FPGA-ului. Urmăriți tutorialul de asignare a pinilor de IO pentru a genera acest fișier dacă el nu a fost creat deja.… text/html 2021-10-03T14:18:12+03:00 http://ocw.cs.pub.ro/courses/ac-is/tutoriale/6-vmchecker-utilizare?rev=1633259892&do=diff * După ce vă autentificați pe site-ul vmchecker, selectați materia Arhitectura Calculatoarelor din partea de sus a paginii și navigați la tema pe care vreți să o trimiteți. În tab-ul Trimitere soluții folosiți butoanele Browse și Upload pentru a selecta arhiva dorită și, respectiv, pentru a o încărca. :!: Ignorați instrucțiunile (ex: fișierul Makefile) referitoare la conținul temei de pe acestă pagină. La Arhitectura Calculatoarelor conținutul unei arhive este descris în enunțul fiecărei teme …