Pentru a veni în ajutor vostru în înțelegerea limbajului Verilog, un student din UPB a scris o explicație cu un exemplu practic despre diferența dintre =, atribuire blocantă, și <=, atribuire neblocantă. Considerăm că înțelegerea acestei diferențe vă va ajuta să înțelegeți mai bine cum să “gândiți” sau să interpretați un program scris în Verilog.

Sursă: Nonblocking vs. blocking assignments.

Dacă aveți neînțelegeri în continuare, vă încurajăm să consultați bibliografia din postare sau să contactați membrii echipei pentru a vă forma o înțelegere mai bună a materiei. (Este normal să nu vă fie clar din prima aceste noțiuni. Nu vă simțiți descurajați.)

Notă:

1. În măsura în care ne semnalați că vă este util, putem să importăm conținutul de pe GitHub în această pagină. (Pentru moment, GitHub permite un mod mai facil de a organiza codul cu linkuri către o linie specifică dintr-un fișier sau includerea mai ușoară a pozelor.)

2. În măsura în care ne semnalați că vă este util, putem să traducem conținutul în limba română.